chip-01
13.56 MHz · ISO/IEC 14443-3 Type A 準拠
スマートフォン NFC リーダーを対象とする近接読取 (数 cm) 向け IC。チケッティング・真贋判定・小売 POS を想定。32 bit UID 返送の最小サブセットから着手し、CRC・アンチコリジョン・拡張 UID へ段階拡張する。MIT ライセンス公開を前提に設計を進めるオープンソース NFC IC。
技術仕様 → Whitepaperchip
識別子を、もっと小さく、安く、軽く。 Next-generation passive RFID silicon · SkyWater 130 nm Open PDK
≤ 30µW
Power · Passive
≤ 1mm²
Die Area · 130 nm
~ 4JPY
Target Cost / Tag
−24dBm
Sensitivity · UHF
02
Constraints
Three structural constraints.
RFID タグは年間 1,500 億個 製造されている。その UHF 帯 IC の大半は、数社の供給に依存している。市場を止めているのは需要ではなく、3 つの構造的制約である。
CONSTRAINT · 01
¥1.5Tannual
供給寡占
市場規模は年間 1.5 兆円規模に達するが、UHF 帯タグ IC の供給は Impinj 社をはじめ数社に集中。新規参入障壁が高く、識別子コストの低下圧力が市場内部に発生しにくい。
CONSTRAINT · 02
0cm
金属面・液体近接の物理
汎用タグを金属面に貼付すると、鏡像効果で電界が打ち消され読取距離は事実上 0 cm に低下。液体・生体近接も同様の損失を生じ、素材レベルの絶縁設計なしには回避できない。
CONSTRAINT · 03
¥26per unit
既存タグの原価下限
既存の金属対応タグは、アルミエッチング・発泡スペーサ・ACF 実装の積層構造により原価 20–30 円で下げ止まる。識別子の用途は資産管理など高単価領域に限定される。
03
Product Line
2 製品で、HF と UHF を分担する。
chip-uhf
860–960 MHz · 高誘電率薄膜 HIDF と共設計
グローバル UHF 帯で動作するパッシブ IC。Low-Q 広帯域整合・デジタル可変容量・電圧駆動型整流を、自社開発の HIDF 薄膜と共設計し、汎用 UHF タグでは困難な金属面・液体近接読取を狙う。読取感度の初期目標は −24 dBm。
HIDF の詳細 → Whitepaper
04
Operation
受電、復調、後方散乱応答。
RFID チップは、リーダーの電磁界からエネルギーを取り出して起動し、識別子を電波で返送するパッシブ集積回路。電池も外部配線も持たない。chip はアナログフロントエンド、デジタルプロトコル処理 (ISO 14443-A / EPC Gen2v3)、物理レイアウト (sky130) の全工程を一社で設計する。
01 — HARVEST
電力ハーベスト
13.56 MHz (NFC) / 860–960 MHz (UHF) の搬送波を受信し、Dickson 整流回路で直流化、LDO で 1.2 V ± 5% に安定化。利用可能電力はアナログ ≤ 20 µW + デジタル ≤ 10 µW の計 30 µW 以下。
02 — DEMODULATE
受信・復調
ASK 包絡線検出と Modified Miller デコーダにより、リーダーからのコマンド (REQA / ANTICOLLISION / SELECT) をビット列に復元し、デジタル FSM へ渡す。
03 — BACKSCATTER
負荷変調による応答
UID と CRC_A を Manchester 符号化し、fc/16 (847.5 kHz) サブキャリアでアンテナ負荷を変調。リーダーは反射波の振幅変動として応答を取得する。
05
Material · HIDF
高誘電率薄膜、
HIDF。
d × √εr ≥ λ₀ / 40 ≈ 8.15 mm
Wavelength-shortening criterion @ 920 MHz
εr ≈ 50d ≈ 1 mm
εr ≈ 300d ≈ 0.5 mm
金属面で読取距離が落ちるのは、金属表面での鏡像効果がアンテナの電界を相殺するためである。既存の金属対応タグは発泡材でタグと金属を物理的に離隔して回避するが、結果として 5 mm 以上の厚み と 1 枚 20–30 円の原価 が下限になる。
chip は、アンテナと金属の間に挿入する 高誘電率薄膜 (HIDF) を内製する。まず εr ≥ 15–50 @ 3 mm を到達点とし、εr ≥ 300 @ 0.5 mm は長期課題として分離する。chip-uhf の IC 側は、HIDF が形成するアンテナインピーダンスに合わせた Low-Q 広帯域整合とデジタル可変容量 (DTC) を備える。素材と IC を同時に設計する ことで、汎用 IC + 既製誘電体では届かない動作点を取りに行く。
不等式と材料設計の詳細 → Whitepaper §07HIDF · IN-HOUSE · TARGET εr ≥ 15–50 @ 3 mm → LONG-TERM εr ≥ 300 @ 0.5 mm
06
Process
Built on the open
silicon stack.
chip は SkyWater 130 nm Open PDK、OpenLane、Efabless Open MPW を基盤として開発する。論理・回路シミュレーションからレイアウト編集まで、設計フローのすべてがオープンソースまたは無償ツールで構成される。
オープンソースの CPU IP (RISC-V) は数百件規模で公開されている一方、完全に検証可能なオープンソース RFID IC はまだ公開されていない。chip-01 は、設計データ・テストベンチ・SPICE モデルの段階的公開を前提に設計を進めている。
PDK
SkyWater sky130130 nm CMOS プロセスデザインキット
Apache 2.0
FLOW
OpenLane 2.xRTL → GDSII 自動配置配線
Yosys · OpenROAD
SIM
iverilog · ngspice · LTspice論理・回路シミュレーション
Open / Free
LAYOUT
Magic VLSIアナログブロック手描きレイアウト
Open Source
FAB
Efabless Open MPW無償シリコン製造シャトル
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07
Roadmap
Simulation → Silicon → UHF.
PHASE 012026 · NOW
PC 上のシミュレーション
アナログブロックを LTspice / ngspice、デジタル FSM を iverilog で検証。Exit 条件: 整流出力 ≥ 1.5 V、ISO 14443-A ハンドシェイクのテストベンチ完全パス、A-D 間インターフェース仕様の確定。
PHASE 022026 · H2
ディスクリート + FPGA プロトタイプ
Schottky × 4 段整流・MCP1700 LDO・74HC クロック生成をブレッドボードで構成し、FSM は FPGA (iCE40 / Spartan-7) で実装。市販 NFC リーダーから REQA → ATQA → UID 応答までを実機検証。
PHASE 032026 Q4 — 2027 Q1
chip-01 · GDSII テープアウト
アナログは Magic VLSI 手描き、デジタルは OpenLane 自動フロー。DRC / LVS を 0 エラー化し Efabless Open MPW に提出。エンジニアリングサンプル受領目標は 2026 Q4。
PHASE 042027
独立検証環境 · 自社 NFC リーダー
STM32L4 ベースの 13.56 MHz リーダーを開発し、chip-01 と市販タグをリンクバジェット・感度・FDT・フィールド強度依存性で同一条件比較。シミュレーションとの乖離を特定する。
PHASE 052027 — 2028+
chip-uhf · HIDF との共設計
EPC Gen2v3 準拠の UHF IC を新規設計し、HIDF 薄膜・スロット型アンテナ・高インピーダンス IC を統合。初期目標 −24 dBm、長期は 22 nm FD-SOI 移行で −28 dBm 級。
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2026年、タグ / インレイメーカー、リーダーメーカー、エンドユーザー、研究機関との開発パートナーシップを募集しています。NDA 締結後に、詳細スペック・進捗・サンプル提供条件を個別共有します。
READ SENSITIVITY −24 dBm — Impinj M700 系 (2019) と同等水準
未解決の設計課題 8 件 — 一次出典のまま Whitepaper で公開