chip

§00

Abstract.

この文書はchipの設計思想・電気仕様・通信規格・開発工程を要約する技術概要である。

chipはZEROTRYが自社設計するパッシブRFID集積回路である。電池を持たず、リーダーが放つ電磁界からエネルギーを取り出して起動し、自身に書き込まれた識別子を返送する。第一世代chip-01は13.56 MHz・ISO/IEC 14443-3 Type Aに準拠したNFCチップとして、SkyWater 130 nm Open PDK上で1 mm² 以下のダイ面積を目標に開発される。第二世代以降は860-960 MHz・EPC Gen2v3対応のUHFチップへ拡張し、自社開発の高誘電率絶縁膜HIDFと組み合わせることで、従来不可能だった金属面・液体近接環境での読取を、既存の専用タグの1/6前後のコストで実現することを目指す。

本書は、設計の前提条件、ブロック構成、電力収支、通信プロトコル、現時点で残るエンジニアリング課題を、社内ドキュメントrfid_company_docs/群を一次出典として整理したものである。仕様の数値は実装フェーズで更新され得る。Working Draftであることに留意されたい。

“RFIDチップは『電波のエネルギーで起動して、自分の名前を叫び返す』だけの装置。電池なし、配線なし。” — ZEROTRY · 全体設計書 / 00_全体設計.md

§01

Why open-source RFID.

なぜ自社設計のRFIDが必要か、なぜ今やるのか、何を目指すのか。

RFID市場は世界規模で年間2兆円(150億ドル)に達するが、UHF帯のタグ用ICは数社の寡占下にある。Impinjのみで累計出荷10億個を超え、ユニクロ・ウォルマート・Amazon Goなど主要なRFID展開はいずれも同社のMonza系列(M700/M800)の上に成立している。オープンソースのRISC-V CPUやFPGAツールチェーンはすでに広く使われているのに対し、オープンソースのRFIDチップはまだ存在しない。chipはここに第一の旗を立てる。

我々が設計を社内に取り戻す理由は単純で、識別子のコストと物理特性を、アプリケーション側で能動的に設計できないからだ。たとえば現行の金属対応タグは厚み5 mm以上を要し、1枚26円前後で量産される。これは内部のIC設計が「すべての環境で平均的に動く」ことを前提に固定されているからであり、対象環境を限定すればはるかに薄く・はるかに安く作れる余地がある。

5年前であれば数億円かかったチップ設計が、現在はOpen PDKと自動配置配線フロー、無償提供のシャトルランによって、ノートPC一台と研究開発予算のみで現実的になった。我々はこの環境変化を前提にchipを構想している。

001 · Market

寡占市場と参入障壁

UHFタグICはImpinjを中心に数社が支配。新規参入は事実上ファブレス垂直統合に限られ、識別子コストの構造改革が起きにくい。

002 · Physics

金属面・水周りの読取限界

汎用ICのインピーダンスは「あらゆる環境の平均」に最適化されている。金属上で実効波長が短くなる物理に対し、数十マイクロアジャスト程度では追従できない。

003 · Tooling

設計コストの崩壊

SkyWater sky130 PDK、OpenLane RTL→GDSフロー、Efabless Open MPWの組み合わせで、シリコン試作のフロントエンド費用が二桁以上下がっている。

出典: rfid_company/00_会社概要/ビジョン.md, rfid_company_docs/01_事業仕様書_OmniLink.md, rfid_company_docs/00_ステップアップロードマップ.md

§02

Two product lines.

chipは段階的に二つの製品系列を持つ。短期(NFC)と中期(UHF + HIDF)。

chipは仕様面で完全に異なる二つのチップ系列に分かれる。短期はNFC帯域のシンプルなUID応答チップで、自社の設計能力・検証フロー・テープアウト経験の獲得が主目的である。中期はUHF帯域の本格的なEPC Gen2v3対応チップで、自社開発する高誘電率絶縁膜HIDFと共設計することで、既存のRFIDタグでは実現できない領域に踏み込むことを狙う。

chip-01 · NFC HF · Phase 1–3

chip-01 / 13.56 MHz NFC

ISO/IEC 14443-3 Type A準拠のパッシブNFCチップ。スマートフォンのNFCリーダーが対象。32 bitのUIDを返送する最小サブセットから始め、CRC・アンチコリジョン・拡張UID(7/10 byte)へ段階的に拡張する。SkyWater 130 nm、≤ 1 mm² ダイ、内部1.2 V、消費電力30 μW以下。

ISO 14443-A 13.56 MHz sky130 ≤ 30 μW

chip-uhf · EPC Gen2 · Phase 4–5

chip-uhf / 860–960 MHz UHF

EPC Gen2v3 / ISO 18000-63準拠のUHFチップ。グローバルUHF帯(860–960 MHz)で動作し、後方散乱変調でリーダーへ応答する。Low-Q広帯域整合・デジタル可変容量(DTC)・電圧駆動型整流回路により、HIDFとの共設計で従来困難だった金属面・液体近接読取を狙う。読取感度は−24 dBm以上を初期目標とする。

EPC Gen2v3 860–960 MHz HIDF co-design −24 dBm

chip-01とchip-uhfはアーキテクチャ上の連続性を持つが、整流回路・復調方式・プロトコル・アンテナ前提が異なるため、実装上は完全な再設計を要する。NFC→UHFは「アップグレード」ではなく独立プロジェクトとして扱う。

§03

Architecture — seven blocks.

パッシブRFIDチップは「電源系4ブロック + 通信系3ブロック」で構成される。

chipの内部は機能的に7つのブロックに分割できる。電波からエネルギーを取り出し直流電圧として安定化させる電源系(アンテナ・整流回路・LDO・クロック抽出)と、リーダーの命令を受信・解釈し応答を返送する通信系(復調器・デジタルFSM・変調器)である。実装上、消費電力の支配項は電源系の整流効率と漏れ電流であり、デジタル側よりもアナログ前段の物理設計に最も多くの開発リソースを割く。

Fig. 01 — Block Architecture

Fig. 01 上段はアンテナで取得した交流を直流1.2 V電源と内部クロックに変換する電源パス。下段はリーダーから受信した変調信号を復調・処理し、再変調(後方散乱)で送り返す通信パス。アナログ・デジタル間のインターフェースはVDD / CLK / rx_data / reset / tx_data / tx_enableの最小構成6本に集約する。

7ブロックの役割

Antenna電磁界結合点。HFは平面コイル、UHFは双極子・スロット系。phys.

Rectifier交流電圧を直流に整流。Dickson電荷ポンプを基本とする。analog

LDO整流出力を1.2 V ± 5%以内に安定化。低ドロップアウト構成。analog

Clock Ext.搬送波からfc/16(847.5 kHz)・fc/128(105.9 kHz)を生成。analog

PORVDD立ち上がり監視・デジタルFSMに初期化を与える。analog

DemodulatorASK包絡線検出 → Modified Miller → ビット列rx_data。mixed

Digital FSMISO 14443-3 Type Aコマンド処理。UID・CRC・SAK応答。digital

Modulator負荷変調(load modulation)・サブキャリア847.5 kHz。analog

§04

Power & link budget.

アンテナ給電のみで動作するため、消費電力収支は設計の中心制約である。

HF (13.56 MHz) パッシブタグの動作は、リーダー側コイルとタグ側コイルの磁界結合に依存する。リーダーから3-5 cmの近接読取条件下で、設計目標の手巻き50 × 80 mmコイルを前提に取り出せる電力はおおむね100 μW前後と見込んでいる。実装での結合効率(Q値・整合損)を前提条件に取り込み、利用可能電力を控えめに見積もって30 μW以下に総消費電力を収める設計とする。

// HF · 13.56 MHz Power Budget Antenna harvested (typ.) ~ 100 μW // Q = 20–40 想定 Rectifier loss − ~30% LDO regulation overhead − 3 μW ──────────────────────────── Available to logic ≤ 30 μW total ├─ analog front-end ≤ 20 μW └─ digital core ≤ 10 μW

UHF (860–960 MHz) では結合形態が後方散乱(backscatter)に変わり、感度はP_min [dBm]で表現される。Impinj M700系(2019)は−24 dBm、M800系(2023)で−25.5 dBmに到達した。chip-uhfの初期目標は−24 dBmとし、22 nm FD-SOIへの移行と低Q広帯域整合により、最終的に−28 dBm級を狙う長期計画である。

// UHF · 920 MHz Link Budget (illustrative) Reader EIRP +33 dBm // 4 W EIRP @ JP UHF Path loss @ 3 m (free space) −41 dB Polarization loss −3 dB Tag antenna gain +1.5 dBi Matching loss (Γ ≠ 0) −1 to −3 dB ──────────────────────────── P_in at chip ~ −12 dBm Required for chip-uhf v1 ≤ −24 dBm // 12 dB margin

読取距離はL ∝ 1/√(tan δ)に支配される。HIDF材料の損失正接tan δ < 0.01が達成されれば、理論上は同等の感度で従来比3-5倍の到達距離が見込める。HIDFについては§07を参照。

§05

Communication protocol.

chip-01はISO/IEC 14443-3 Type A、chip-uhfはEPC Gen2v3 (ISO/IEC 18000-63)に従う。

ISO 14443 Type Aの初期ハンドシェイクは、リーダーが発する短いリクエストREQA = 0x26 (7 bit)から始まる。応答可能なタグはATQAを返し、リーダーがANTICOLLISIONでUID候補を集め、SELECTで対象を一意に確定する。MVPでは32 bitの固定UIDのみを返送する最小サブセットを実装し、その後v2でCRC・アンチコリジョン・拡張UID(7/10 byte)を順次追加する。

Fig. 02 — ISO 14443-A Handshake

Fig. 02 ISO 14443 Type Aの初期ハンドシェイク。REQAの7ビット短フレームにATQA16ビットで応答し、ANTICOLLISIONでUID候補を回収、SELECTで対象を一意に確定する。BCCはUID 4バイトのXOR(誤り検出)。MVPはここまでを最小実装とし、CRC-Aと完全アンチコリジョンはv2で追加する。

プロトコル定数 · ISO 14443-3 Type A

REQA0x26 · 7ビット短フレームnorm.

ATQA0x0400 · 16 bit (Type A · UID 4 byte SDD)norm.

ANTICOLLISIONSEL = 0x93, NVB = 0x20 (cascade level 1)norm.

SELECTSEL = 0x93, NVB = 0x70 + UID(4B) + BCC + CRC_Anorm.

SAK0x08 · UID complete · cascade終端norm.

CRC_Apoly = 0x8408 (CRC-CCITT逆順) · init = 0x6363norm.

BCCUID byte XOR · UID0 ^ UID1 ^ UID2 ^ UID3norm.

FDTFrame Delay Time = 1200 / fc ≈ 88.5 μs (ISO 14443-3 §6.2.5)norm.

Subcarrierfc/16 = 847.5 kHz · 負荷変調用norm.

Bit ratefc/128 = 105.9 kbit/snorm.

数値はISO/IEC 14443-2:2020 / 14443-3:2018に準拠する。詳細プロトコルチャートはNXPアプリケーションノートAN10833を参照のこと。

§06

Digital implementation.

Verilog RTL · OpenLane合成 · iverilog/vvpによる波形検証。

chipのデジタルコアはVerilog HDLで記述され、OpenLaneフローによってsky130 PDK上で配置配線される。RTLは検証可能性を最優先に、ステートマシン・CRC計算・Manchester符号化・Modified Miller復号を独立モジュールとして分離する。シミュレーションはiverilog + vvpで行い、波形は.vcdとして吐き出してGTKWaveまたはWeb VCDビューアで確認する。

RTLモジュール一覧

rfid_responder_iso.vISO 14443-A完全FSM。REQA/ATQA/ANTICOLLISION/SELECT/SAK応答とCRC_A検証。WIP

rfid_responder.v5状態MVP FSM(IDLE→RECV→DECODE→TX_UID→TX_STS)。v1

modified_miller_decoder.v受信側変調(Modified Miller)を128クロック窓で検出・rx_data + rx_validを生成。v1

manchester_encoder.v送信側ロード変調用Manchester符号化 + fc/16サブキャリア合成。v1

crc_a.vCRC-CCITT逆順(0x8408)・init 0x6363のシリアルCRC計算器。v1

reader_model.vテストベンチ用リーダーモデル。コマンドシーケンサ + 応答キャプチャ。tb

rfid_responder_iso_fulltest_tb.vREQA→ATQA→ANTICOLLISION→SELECT→SAK の一連フローを通すE2E TB。WIP

BCCはUID0 ^ UID1 ^ UID2 ^ UID3として組み合わせ論理で計算され、SELECTのCRC_A検証は8 bit/cycleでパイプライン化されている。設計上のクリティカルパスは復調器のpause window判定(50 ≤ bit_timer < 78)であり、ここがクロックエッジの揺らぎ耐性を決める。

// crc_a.v (excerpt) parameter POLY = 16'h8408; // CRC-CCITT, bit-reversed parameter INIT = 16'h6363; // ISO 14443-A initial value always @(posedge clk) if (data_valid) crc <= (crc[0] ^ data_in) ? (crc >> 1) ^ POLY : (crc >> 1);

§07

Material — HIDF.

High-permittivity Dielectric Isolation Film. シリコンと共設計する素材。

UHF帯 (920 MHz, 自由空間波長 λ₀ ≈ 326 mm) では、金属面に直接アンテナを貼ると鏡像効果で自由空間特性が打ち消され、読取距離が事実上ゼロまで低下する。これを回避する手段が、アンテナと金属面の間に高誘電率誘電体を挟んで実効波長を短縮する手法であり、chipチームはこれをHIDF(High-permittivity Dielectric Isolation Film)と呼称している。

設計指針となる不等式は次の通り。アンテナ - 金属間距離dと材料の比誘電率εrに対して、

d × √εr ≥ λ₀ / 40 ≈ 8.15 mm // @ 920 MHz

これを満たせば、金属面でも自由空間アンテナ動作に近い性能が得られる。εr = 300を達成できればd ≈ 0.5 mmでよく、εr ≈ 50でもd ≈ 1 mmで動作する。chipチームの段階的目標は、v5でεr ≥ 15-50 @ 3 mm厚を実証し、最終的にv7-v8でεr ≥ 300 @ 0.5 mmを量産可能性込みで実現することである。

複合材料設計 · Lichtenecker対数則

ベース樹脂(シリコーン・エポキシ等、εr ≈ 3)に高誘電率セラミック粉(BaTiO₃ εr ≈ 1200、TiO₂ εr ≈ 80)を体積分率φで分散させた場合、有効誘電率はLichtenecker対数則で近似できる。

ln(εr_eff) = φ · ln(εr_filler) + (1 − φ) · ln(εr_matrix) // example: BaTiO₃ 60vol% + silicone 40vol% ln(εr_eff) = 0.6·ln(1200) + 0.4·ln(3) = 4.69 εr_eff ≈ 109 → d = 1 mm でd√εr ≈ 10.4 ≥ 8.15 ✓

ただしフィラー充填率を上げると材料は脆性化し、加工性・信頼性が急速に低下する。chipチームの素材開発はこの脆さの「死の谷」を、(a) 多層構造化、(b) 弾性マトリクスの選定、(c) 段階的なεr目標(v5低・v7高)によって順に越えていく方針である。

HIDF + chip-uhf 共設計の効果

A · Thickness

薄型化

既存金属対応タグ5 mm以上 → 1-3 mmへ。HIDFのεrが高いほどさらに薄化可能。

B · Cost

コスト構造

アルミエッチング+発泡材+ACFの積層を、導電ポリマー+HIDF+熱圧着に置換。製造コスト約26円→2.5-4円目標。

C · Universality

環境適応

DTC(デジタル可変容量)とLow-Q広帯域整合の組み合わせで、湿度・温度・曲げ等によるアンテナZant変動を実時間補償。

出典: rfid_company_docs/01_事業仕様書_OmniLink.md, rfid_company_docs/02_事業仕様書_CarbonCore_v2.md, rfid_company_docs/03_死の谷分析と突破口.md

§08

Process & toolchain.

完全オープンソース。sky130 PDK + OpenLane + Efabless Open MPW。

chipはGoogle・SkyWater・Efablessが提供する一連のオープンソース半導体開発スタックの上に構築される。RTL記述から物理レイアウトまでの全工程がフリーソフトウェアで完結し、Efablessが運用するMulti-Project Wafer (MPW) シャトルでファウンドリ製造へ送り込む。これは2020年以降に成立したエコシステムで、chipの構想自体がこの環境変化の上に立っている。

ProcessSkyWater 130 nm (sky130) · Open PDK · CMOS 5V/1.8V対応PDK

RTL → GDSOpenLane 2.x — Yosys合成 + OpenROAD配置配線 + Magic DRCflow

Verilog Sim.iverilog + vvp · 波形 .vcd 出力sim

Analog Sim.ngspice / LTspice · sky130モデルでのSPICEシミュレーションsim

LayoutMagic VLSI · DRC / LVS · 手描きアナログブロック用tool

Tape-outEfabless Open MPW (Google sponsored) · 無償シャトルtarget

BackupTiny Tapeout · 教育用途・160 × 100 μmスロットoption

FPGA Proto.Lattice iCE40 / Xilinx Spartan-7 · デジタル部の事前検証phase 2

chipの設計データはMITライセンス下で段階的に公開を予定している。完全オープンソースなRFIDチップの公開は世界初の取り組みとなる。

§09

Development roadmap.

5フェーズ。シミュレーション → ブレッドボード → GDSII → リーダー連携 → UHF/HIDF。

PHASE 1
2026

PC上のシミュレーション

アナログ回路のSPICEシミュレーションでDC 1.5 V以上の整流出力、LDO 1.2 V ± 5%、ASK復調動作を確認。デジタル側でREQA/SELECT応答テストベンチを通す。アナログ-デジタル間インターフェース仕様(7信号)の合意。

Gate □ Rectifier ≥ 1.5 V
□ FSM passes ISO 14443 TB
□ Interface signed-off

PHASE 2
2026 H2

秋葉原部品で巨大版プロトタイプ

手巻きコイルとディスクリート部品(Schottky × 4, MCP1700, 74HC14, 74HC4020)で物理整流回路を組み、FPGA上でデジタルFSMを動かす。市販NFCリーダーでLED点灯+UID応答を実機確認する。

Gate □ LED lights from RF
□ FPGA responds to commercial reader
□ End-to-end ATQA verified

PHASE 3
2026 Q4 → 2027 Q1

chip-01 GDSII テープアウト

アナログブロックはMagicでハンドレイアウト、デジタルはOpenLane自動フロー。トップレベル統合でDRC/LVS 0エラー。Efabless Open MPWへ提出し、エンジニアリングサンプルを2026 Q4に受領、量産バージョンは2027目標。

Gate □ DRC/LVS clean
□ GDSII shipped
□ ES sample received

PHASE 4
2027

自社リーダー · STM32 13.56 MHz

STM32L4ベースのNFCリーダーを開発し、chip-01の独立検証環境を構築。市販タグと自作タグの両方を同一リーダーで読み出し、リンクバジェット・感度・FDT等の物理層特性を実測。

Gate □ Reader reads chip-01
□ Reader reads commercial tags
□ Field test report

PHASE 5
2027–2028

chip-uhf · HIDF共設計

UHF EPC Gen2v3対応の新規アナログ・デジタル設計に取り組み、HIDF + スロットアンテナ + 高インピーダンスICの組み合わせで金属面読取距離10 m以上を狙う。長期にはImpinj M800を上回る−28 dBm級感度を22 nm FD-SOIで実現することを構想する。

Gate □ HIDF εr ≥ 50 @ 3 mm
□ −24 dBm chip-uhf v1
□ Metal-mount 10 m demo

§10

Specifications · chip-01.

第一世代NFCチップ chip-01 の電気的・物理的仕様(target)。

StandardISO/IEC 14443-3 Type A · NFC Forum Type 2 (subset)norm.

Frequency13.56 MHz ± 7 kHz (carrier)norm.

Bit rate106 kbit/s (fc/128)norm.

Subcarrier847.5 kHz (fc/16)norm.

UID32 bit (single, MVP) → 7 byte / 10 byte cascade (v2+)v1

MemoryEPC: 128 bit · User: 512 bit · TID: 96 bit (UHFモデル想定)chip-uhf

ProcessSkyWater 130 nm Open PDK (sky130)pdk

Die area≤ 1.0 mm × 1.0 mm (= 1.0 mm²) targettarget

Core voltage1.2 V (LDO regulated, ± 5%)v1

Power consumption≤ 30 μW total (analog ≤ 20, digital ≤ 10)target

Power sourcePassive · electromagnetic field harvestingnorm.

Read range (HF)3-5 cm (ISO 14443 proximity)norm.

Operating temp.−25 °C to +85 °C (industrial range, target)target

PackageSOT or bumped die for inlay assemblytbd

Engineering Sample2026 Q4 (chip-01 NFC)target

Mass Production2027 (chip-01 NFC) · 2028+ (chip-uhf)plan

数値はWorking Draftの設計目標値であり、実装フェーズで更新される。最新の確定値は問い合わせの上で個別開示する。

§11

Engineering honesty.

現時点で残る設計課題を、社内ドキュメントから抜粋・要約する。

chipはWorking Draft段階のプロジェクトであり、現時点の設計には専門家が指摘し得る複数の課題が残っている。これらを隠蔽することは技術文書として不誠実であるため、以下に主要な未解決事項を列挙する。各項目はPhase 1のタスクとして個別に解消されるべきものである。

ISS-01
critical

初期RTLが ISO 14443 ハンドシェイクに非準拠

プロトタイプrfid_responder.vは0x93と0x08に応答する独自フローで、市販NFCリーダーが期待するREQA(0x26)→ATQAシーケンスを処理しない。完全準拠版はrfid_responder_iso.vとして再設計中であり、Phase 1のExitクライテリアに含まれる。

ISS-02
critical

手巻きコイルのQ値とインピーダンス整合

初期試作の手巻きコイルはQ値3-5、必要水準(Q ≥ 20-40)を大きく下回る。LTspiceの3 V印加条件は実機の20-100 mVと乖離し、整合損が支配的になる懸念がある。Phase 2でアンテナ再設計と整合ネットワーク追加を行う。

ISS-03
critical

電力収支の物理的根拠不足

「30 μW」目標は仕様文書に書かれているが、結合効率1-5%の現実的条件では利用可能電力は1-10 μWまで落ちる可能性がある。整流ダイオード(BAT54)の寄生容量(~15 pF)も13.56 MHzでの整流効率を低下させる。Phase 1で詳細な数値リンクバジェットを再計算予定。

ISS-04
major

アナログ-デジタル間 `rx_valid` 信号の未定義

デジタルFSMはrx_validのHIGH期間にビットを取り込む前提だが、現アナログ仕様にこの信号を生成する回路が存在しない。復調器の出力タイミングと受信ビット同期信号の仕様化はPhase 1の合意事項とする。

ISS-05
major

ディスクリート → sky130 への素子置換

BAT54 Schottkyはsky130 PDKに存在せず、横方向ダイオード(lateral diode)で代替する必要がある。特性が大きく異なるため、ngspice + sky130モデルでの中間検証ステップを必須とし、ディスクリート試作からの直接シリコン化は避ける。

ISS-06
scope

NFC → UHF は段階的アップグレードではない

chip-01(13.56 MHz)とchip-uhf(860-960 MHz)はアンテナ・整流回路・復調方式・プロトコル・変調方式すべてが異なる。「NFCをそのままUHFに移植」は不可能で、chip-uhfは独立した新規プロジェクトとして扱う必要がある。

ISS-07
scope

HIDF εr 目標は段階的に検証する

最終目標εr ≥ 300 @ 0.5 mmは現時点で材料工学的に挑戦的である。Phase 5はεr ≥ 15-50 @ 3 mmを最初の到達目標とし、量産可能性込みのεr ≥ 300はv7-v8の長期課題として分離する。

ISS-08
scope

コスト目標 2.5円は楽観値

chip-uhf + HIDF + スロットアンテナ + 熱圧着実装の理論コストは2.5円だが、現実的な歩留まり・実装工程を含めると4-5円で着地する見込み。それでも既存金属対応タグ約26円の1/5前後となるため、市場インパクトは大きいと判断する。

出典: rfid_company/00_会社概要/現行設計の問題点.md · 章「致命的(直さないと何も動かない)」「重大(進行を大幅に遅らせる)」

§12

References & standards.

主要な規格・PDK・ツール・先行技術の参照リスト。

[1] ISO/IEC 14443-2:2020 — Identification cards · Contactless integrated circuit cards · Proximity cards · Part 2: Radio frequency power and signal interface 物理層 · 13.56 MHz変調仕様

[2] ISO/IEC 14443-3:2018 — Part 3: Initialization and anticollision REQA / ATQA / ANTICOLLISION / SELECT / SAK仕様

[3] ISO/IEC 18000-63:2015 / EPC Radio-Frequency Identity Protocols Generation-2 UHF RFID v3.0 (GS1) UHF · chip-uhf適用規格

[4] SkyWater Open Source PDK (sky130) · github.com/google/skywater-pdk 130 nm CMOS · Apache-2.0

[5] OpenLane 2.x · github.com/efabless/openlane2 RTL → GDSII automated flow

[6] Efabless Open MPW Shuttle (Google sponsored) 無償MPWシャトルプログラム

[7] NXP Semiconductors · AN10833 — MIFARE Type Identification Procedure ATQA/SAK割り当て解説

[8] Impinj Monza M700 / M800 Datasheet (公開データ) UHFタグIC感度比較対象

[9] Lichtenecker, K. — "Die Dielektrizitätskonstante natürlicher und künstlicher Mischkörper" (1926) 対数混合則 · HIDFの有効誘電率推定

[10] Tiny Tapeout · tinytapeout.com 教育用途のシリコン試作プログラム

[11] ZEROTRY内部 · rfid_company_docs/00_全体設計.md ほか一連本書の一次出典 · Working Draft